用verilog-a搭建pll行为级模型无法拟合噪声曲线。。大虾看过来~~

苏福人

本人用verilog-a语言分别编写了PLL中vco,pfdcp,divider 等模块，并搭建了环路模型。环路的stb仿真没有问题，带宽，相位裕度均符合设计。加入ac小信号，进行噪声传递函数验证，所得结果均符合预期，高通，低通，均可以实现。问题来了，，，当在pfdcp,vco 模块加入噪声信息后（两个模块用noisetable 表示，其中的数值来自对各个模块的前仿），用noise 分析，得到的PLL的total 噪声传输曲线功率谱的功率非常小，比如，在带外的值小于vco单独仿真时的情况， 请问这是什么原因呢？万分感谢