请教FPGA综合(synplify工具) 时钟约束

frankelly · 发表于 2019-5-27 18:49:41

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我的时钟方案如上图，输入时钟经过一个MMCM后产生了CLK0，然后想要generate三个时钟（CLK_A,CLKB,CLK_C）, 这三个时钟想当成三个时钟域处理。
这三个时钟在sdc中用create_clock加了约束

但现实是，经过synplify综合后，3个BUFG都优化掉了，还是只有CLK0一个时钟。工具报的原因是:it is cascaded to another clock buffer

所以，我原先想的时钟方案是实现不了的吗？还是有什么其他约束可以加？

谢谢

IC.Michael · 发表于 2019-5-27 19:04:40

mmcm里面好像本身就有bufg，所以报了级联吧。为何mmcm不作3个clk输出呢，然后约束为异步时钟域呢。或者，把mmcm里面的bufg注释掉，然后保留外面的bufg试试呢。

frankelly · 发表于 2019-5-28 18:48:38

谢谢楼上指点，我去试试

liyu266 · 发表于 2020-5-21 10:29:55

IC.Michael 发表于 2019-5-27 19:04
mmcm里面好像本身就有bufg，所以报了级联吧。为何mmcm不作3个clk输出呢，然后约束为异步时钟域呢。或者，把 ...

请教一下BUFG什么情况下会被优化掉呢？我也遇到了类似的问题，插入的BUFG被synplify综合掉了

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