i2c验证问题

wq2020wdm

我都FPGA板子是Cyclone IV E，在I2C验证时遇到了几个问题，有没有大神能指导下
1.在modelsim仿真时，进行读操作时，由于sda为inout信号，导致在转换时产生毛刺，会被寄存器读到，从而产生一个不定态，然后就无法读写寄存器，我此时在sda端口加了个1ns的延时，这样能正常读写了，但是我用gate-level仿真时，又出现了相同的情况，这样该怎么解决比较好？
2.我仿真时sda是延后于scl，烧写板子，用通用I2C测试时sda和scl是同步的，这样会多采一个'1'，我用Timequest timing analyzer建立了一个post-map,然后读取sdc，再更新时序，最后编译写入后，但是有时候有延时，有时候还是同步都，我的sdc如下：
create_clock -period 2000 -name CLK [get_ports scl]

set_input_delay -clock CLK -max 1200 [get_ports sda]

set_input_delay -clock CLK -min 500 [get_ports sda]

是步骤有问题，还是设置的有问题
3.我用signaltap抓信号时发现明明设置下降沿触发的寄存器，有时候上升沿也会触发，这一般是由什么引起的？

chindis

I2C，居然要这么复杂？输入输出，3态直接搞定了，逻辑错了吧！

wq2020wdm

chindis 发表于 2019-5-20 18:06
I2C，居然要这么复杂？输入输出，3态直接搞定了，逻辑错了吧！

逻辑没问题，你有没有遇到过下降沿触发的寄存器偶尔会有上升沿也触发的情况

hyperpicc

估計會這樣是因為毛刺的關係, 畢竟你用SignalTap來調適, 而SignalTap本身的解析度會強烈依賴系統時鐘. 比如說你設定的SignalTap是使用50MHz的時鐘, 依據Nyquist Rate, 40ns以下的pulse都抓不到.

scofieldswq

I2C，居然要这么复杂？输入输出，3态直接搞定了，逻辑错了吧！

wq2020wdm

hyperpicc 发表于 2019-5-21 09:38
估計會這樣是因為毛刺的關係, 畢竟你用SignalTap來調適, 而SignalTap本身的解析度會強烈依賴系統時鐘. 比如 ...

我现在signaltap是用500K采的，没有看到毛刺，用示波器查看时也没看到毛刺，示波器应该是100MHz的吧，这有什么办法去避免这个毛刺吗？scl是从电脑串口输出都，经过板子直接链接到了FPGA板子上，我之前io standard设置都是2.5V，但是改成3.3V LVCMOS也不行
PS：我时钟约束设置有什么问题吗？想让sda滞后于scl

wq2020wdm

scofieldswq 发表于 2019-5-21 10:04
I2C，居然要这么复杂？输入输出，3态直接搞定了，逻辑错了吧！

逻辑没问题，在vcs上仿真没问题，在modelsim上仿真就各种问题，请问下我时钟约束加的有什么问题吗？想让sda滞后于scl

chindis

wq2020wdm 发表于 2019-5-21 11:04
逻辑没问题，在vcs上仿真没问题，在modelsim上仿真就各种问题，请问下我时钟约束加的有什么问题吗？想让s ...

说你设计有问题，你还没明白呢，你做的这个I2C应该速率不高吧，用一个高时钟去控制sda和scl，比如说8分频，scl在第3个clock翻转，sda在第1个clock保持，是不是就不用你那么复杂的时序约束了！时钟也能采到数据的有效位置了！换个思路就好了，为什么非得去整那么多的时序约束呢？好的约束是在设计中体现的，而不是约束才能让你的设计变好

chindis

scofieldswq 发表于 2019-5-21 10:04
I2C，居然要这么复杂？输入输出，3态直接搞定了，逻辑错了吧！

你干嘛老是抄我的回复

zxyglx