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楼主: american007

[原创] 断言可以写在verilog的可综合代码中吗 ？

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YLisFine
发表于 2023-9-19 16:33:07 | 显示全部楼层
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炒鸡屈服者
发表于 2023-10-8 16:20:23 | 显示全部楼层
断言也是可综合的
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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忘照亮了
发表于 2024-3-25 15:22:09 | 显示全部楼层


saipolo 发表于 2019-5-17 11:27
asic/soc的rtl设计中添加断言一般使用断言库，synopsys的vcs和cadence的ius都提供了这样的库，当然你也可 ...


大佬您好，您说的是可以下载到或者阅览到vcs之类的编写的断言库吗，比如我要校验两个信号在一个cycle里的变化，这样的需求直接调用库里的断言就行了，不要自己写吗，我最近在自己写~·
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