新人求助如何用veriloga写一个TDC

乔治温斯顿k · 发表于 2019-5-7 11:29:11

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最近在做个ADPLL，其中的一些电路要用veriloga写，第一次接触veriloga，关键代码已经给出了，但是不懂如何写接口描述的代码，请大神指点下!

//TDC: fractional phase error can be detected
//detecting time
tr_time = last_crossing(V(clk_high) - vth, +1);
tf_time = last_crossing(V(clk_high) - vth, -1);
@(cross(V(clk_ref)- vth, +1) ) begin
tr=$abstime-tr_time;
tr_int=tr/tinv;
tf=$abstime-tf_time;
tf_int=tf/tinv;
temp1=abs(tf_int-tr_int);
tv_p[n]=2*temp1;
if(n<`NUM_AVERAGE-1) n=n+1; else begin n=0; full=1; end
end
// period normalization
@(cross(V(clk_retiming)-vth,+1)) begin
if(!full) begin
sum=0;
for (j=0; j<n; j=j+1) begin
sum=sum+tv_p[j]; end
tv_average=sum/n;
end
else begin
sum=0;
for (j=0; j<`NUM_AVERAGE; j=j+1) begin sum=sum+tv_p[j]; end
tv_average=sum/`NUM_AVERAGE;
end
sigma=1-tr_int/tv_average;
end

peter861021 · 发表于 2019-7-13 09:11:47

我用数零逻辑做了TDC的接口电路，有机会一起交流啊？

乔治温斯顿k · 发表于 2019-7-18 17:29:09

peter861021 发表于 2019-7-13 09:11
我用数零逻辑做了TDC的接口电路，有机会一起交流啊？

好啊，我是做模拟的，现在在搞一个数字的项目

Thomas_Bai · 发表于 2019-7-20 18:02:47

本帖最后由 Thomas_Bai 于 2019-7-20 18:05 编辑

没有做过TDC电路，
你问Verilog-A如何定义端口？
1）确定下你是否1个module写完，如果需要调用其他的module，在你的主module内实例化一下，并且要定义对参数形式。如果你用1个module写完，会简单一点吧
2）你的Verilog-A代码还需要补一下的内容
`include "disciplines.h"
`include "constants.h"

module module_name (port_name_A,port_name_B,...)
input port_name_A ...;  //输入输出端口定义
output port_name_B...;
electrical port_name_A....;  // 属性声明
parameter real/integer  param1=default  from (num1:num2] exclude num3  // 嵌套调用的话，这个参数定义好
real/integer  param2...;  //其它参数定义

analog  begin  // 所有的模拟行为都需要在analog-end之间描述
....
....
.... // 这里写你的那堆代码

....
end

endmodule