mig带AXI4接口的仿真求助，急急急

fuxiaolicaicai · 发表于 2019-5-5 21:07:03

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我生成了一个带有AXI4接口的mig的ip核，现在我自己编写了axi4相关信号的控制逻辑，对生成的example design里的example_top进行了一些改写，仿真仍然使用sim_tb_top，改写了相关的接口信号，然而在仿真过程中，遇到一些问题：
1、mig的ddr_dq上什么时候出现写入到axi4_wdata的数据，如图，这里axi4是有数据的，但是dq的数据却不是我写入的数据，是什么原因呢

2、当我把数据写入到ddr进行读取时，读取出来的数据一直显示为0，这是什么原因呢
另外，因为我对mig不太熟悉，找了很多资料看也是一知半解，不知道我这样搭建的仿真平台到底是否正确，希望高人能指点一二，实在是最近一两个星期被折腾的焦头烂额，，，在线等，感谢