vivado布局

谁枫而飘 · 发表于 2019-4-27 10:26:20

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在使用vivado进行布局布线的时候，有一个子模块的时序很紧张，我的想法是把这个子模块尽可能的布局在同一个bank或者相近的bank，这个可以实现吗？

IC.Michael · 发表于 2019-4-29 10:56:24

可以关注下这个模块的pin脚分配，是否在一个bank上或者是否靠近你想要放的那个bank；可以画pblock约束，但有时时序反而更差；分析下这个模块时序紧张的原因是什么，拥塞？net delay太大？逻辑级数太高？fanout太大？clk不平衡？如果能从rtl角度优化是最好的。

谁枫而飘 · 发表于 2019-4-29 11:23:09

IC.Michael 发表于 2019-4-29 10:56
可以关注下这个模块的pin脚分配，是否在一个bank上或者是否靠近你想要放的那个bank；可以画pblock约束，但 ...

谢谢你的回复，我看了是fanout太高了。设置一下就没有问题了。现在遇到更棘手的问题了。对于源同步设计，由于硬件的问题，数据时钟不在同一个bank中，没有办法使用BUFR，导致没有办法满足时序，建立时间不满足。我在想有木有一种时钟网络可以直接驱动多个区域的logic和IOB呢？我知道BUFM，但是它只能驱动BUFR和BUFIO，不能直接驱动logic

IC.Michael · 发表于 2019-4-29 11:41:36

你的片子资源吃紧吗？多die芯片跨die了吗？setup violation原因是clk skew还是datapath delay太大？PR是采用的默认策略吗？另外，你这里的violation是内部的还是端口的violation呢？感觉具体分析下，应该还是有些办法可以优化的哦。

yoyo1234 · 发表于 2019-4-29 18:02:05

学习学习

谁枫而飘 · 发表于 2019-4-29 22:40:26

IC.Michael 发表于 2019-4-29 11:41
你的片子资源吃紧吗？多die芯片跨die了吗？setup violation原因是clk skew还是datapath delay太大？PR是采 ...

片子资源很吃紧，bram用了90%，LUT用了70%，策略暂时用的默认的。我知道可以选择其他策略，但是时序差的太多，并且有未布线的，所以没有办法实现了

工大鱼肉 · 发表于 2019-4-30 15:09:38

BUFG紧张么？跨bank可以用BUFG

工大鱼肉 · 发表于 2019-4-30 15:10:51

90%的BRAM，70%的LUT，有点极限了，可否降速折中下。。没啥太好建议，再就是升级系列内pin2pin的大容量器件

谁枫而飘 · 发表于 2019-4-30 22:15:48

工大鱼肉发表于 2019-4-30 15:10
90%的BRAM，70%的LUT，有点极限了，可否降速折中下。。没啥太好建议，再就是升级系列内pin2pin的大容量器件 ...

就是还想提速呢？最先只能跑90多M，我约束了一下位置，能跑上180M，还想跑250M，试了一下，时序惨不忍睹啊

zl138764 · 发表于 2019-5-1 12:29:15

谁枫而飘发表于 2019-4-29 11:23
谢谢你的回复，我看了是fanout太高了。设置一下就没有问题了。现在遇到更棘手的问题了。对于源同步设计， ...

fanout高请问怎么设置就没问题了呢？

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