关于define用法的一个问题

精武英雄

在moduleA 的开头使用了`define A_num 1000 ,模块末尾末使用undef；在moduleB 的开头使用了`define A_num 1000 ,模块末尾末使用undef；(与moduleA中使用的是同一个宏名)

现在在testbench中例化moduleA和moduleB ， 而我需要将moduleA中的A_num改写为10，moduleB中的A_num改写为100；
那么，在不改动moduleA和moduleB文件的条件下，我该如何实现上述需求呢？

桅杆

遇过类似场景，直接修改编译应该没问题，只是会报redefine的warning.但是编译结果还是符合预期的。

精武英雄

桅杆 发表于 2019-4-25 13:32
遇过类似场景，直接修改编译应该没问题，只是会报redefine的warning.但是编译结果还是符合预期的。 ...

现在不希望修改原文件，仅仅是在testbench上如何覆盖设计文件里的define呢？

saipolo

分开编译，vlogan +define+A_num=100 moduleA.v -work A
vlogan +define+A_num=10 modukeB.v -work B
最后通过vcs …… -liblist A/B top.cfg 命令行将整个设计和平台elaborate到一起，具体操作就是类似的，不过要先设置synopsys_sim.setup，你可以查下手册，我记不清楚了。

精武英雄

saipolo 发表于 2019-4-25 18:29
分开编译，vlogan +define+A_num=100 moduleA.v -work A
vlogan +define+A_num=10 modukeB.v -work B
最后 ...

好的，我记得有同事用过，应该行得通。谢谢