ICC如何减小clock skew？

mingtutu · 发表于 2019-4-23 14:41:07

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如下图：做完CTS后clock skew很大，最大1.17ns,请教下该如何分析减小clock skew？
其中VOPLL 700M,CLK_SYS 250M,CLK_SYSH 500M,
run CTS时设的target如下：Skew 0.1,trans 0.15,cap 0.1,fanout 32.
clock tree.jpg

kevin_zlm · 发表于 2019-4-26 11:14:28

具体要分析下这个时钟的情况，查看下其最长时钟路径是否正常

haoshiyang · 发表于 2019-4-26 18:49:43

你要报下这个最大skew的最长最短路径，顺便再看看位置，理论上这个sink不多应该不会这么大！

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