[求助] spyglass做cdc时加约束的问题

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hxy110

发表于 2019-3-6 18:47:46 | 显示全部楼层 |阅读模式

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本帖最后由 hxy110 于 2019-3-6 22:19 编辑

在设计中有部分子模块的时钟接的低电平或者高电平，在做cdc检查的时候，出现时钟没有约束，如何规避这个问题另外在出现black box的时候，通过assume_path -name * -input * -output *指令，当有多个输入。多个输出时，需要将每个输入到输出都进行约束么？谢谢！！

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