verilog中设计一个上升沿触发单脉冲发生器

AngelFK

要实现一个目标，输入一个触发信号，上升沿触发，输出一个一定脉宽的单个脉冲信号。主要代码稍后给出。
代码主要解释，每个时钟上升沿对输入的信号当前状态、前一状态进行保存，
当前一状态为0，现一状态为1时，触发标志位置1，其余为0；
当触发标志位为1时，计数器使能位为1，
当触发标志为为0并且计数器计数数值大于脉宽设定值时，计数器使能位为0，
....后续主要是输出脉冲的逻辑，比较简单，看代码即懂，不赘述。

问题：实际输出的单脉冲信号，和输入的触发信号之间的延迟不固定，存在一定范围，
这个问题产生的原因比较好理解，因为输入的触发信号与系统时钟不同步，
所以每次采到上升沿的时间差存在差不多一个周期的差别，而实际上在示波器中也是看到同样的结果。

关于这部分解释稍后贴出。

现在，请教各位，有没有什么好的，思路，让脉冲输出延迟稳定一些，个人感觉自己当前的这种设计思路不正确。

AngelFK

1. //*****************************
   
2. //save the trig signal now;
   
3. reg trig1_r;
   
4. 
   
5. always@(posedge CLK0_OUT or negedge rst_n)
   
6. begin
   
7.         if(!rst_n)
   
8.                         trig1_r <= 1'b0;
   
9.         else
   
10.                         trig1_r <= trig_in1;
    
11. end
    
12. //*****************************
    
13. 
    
14. //*****************************
    
15. //save the value of trig signal 1 cycle before;
    
16. reg trig1_t;
    
17. 
    
18. always@(posedge CLK0_OUT or negedge rst_n)
    
19. begin
    
20.         if(!rst_n)
    
21.                         trig1_t <= 1'b0;
    
22.         else
    
23.                         trig1_t <= trig1_r;
    
24. end
    
25. //*****************************
    
26. 
    
27. wire trig1_flag = trig1_r & (~trig1_t);
    
28. //if the trig signal now is 1 and the trig signal 1 cycle ago is 0,
    
29. //then the trig flag can capture the rise edge of the trig in signal.
    
30. 
    
31. //multi cycle pulse_out:
    
32. reg cnt1_en;
    
33. //enable function for timer cnt1;
    
34. reg[4:0] cnt1;
    
35. //timer cnt1, to set pulsewidth
    
36. 
    
37. 
    
38. //*****************************
    
39. always@(posedge CLK0_OUT or negedge rst_n)
    
40. begin
    
41.         if(!rst_n)
    
42.                 cnt1_en <= 1'b0;
    
43.         else
    
44.                 begin
    
45.                         if(trig1_flag == 1'b1)
    
46.                                 cnt1_en <= 1'b1;
    
47.                         else if(trig1_flag == 1'b0 && cnt1 > pulsewidth)
    
48.                                           cnt1_en <= 1'b0;
    
49.                 end
    
50. end
    
51. 
    
52. //*****************************
    
53. always@(posedge CLK0_OUT or negedge rst_n)
    
54. begin
    
55.         if(!rst_n)
    
56.                 cnt1 <= 5'd0;
    
57.         else if(cnt1_en == 1'b0)
    
58.                           cnt1 <= 5'd0;
    
59.                   else if(cnt1_en == 1'b1 && cnt1 <= pulsewidth)
    
60.                                          cnt1 <= cnt1 + 5'd1;
    
61.                                  else if(cnt1_en == 1'b0 && trig1_flag == 0)
    
62.                                                         cnt1 <= 5'd0;
    
63. end
    
64. 
    
65. //output pulse;
    
66. always@(posedge CLK0_OUT or negedge rst_n)
    
67. begin
    
68.         if(!rst_n)
    
69.                 trig_out1 <= 1'b0;
    
70.         else if(cnt1 >= pulsewidth)
    
71.                           trig_out1 <= 1'b0;
    
72.                   else if(cnt1_en == 1'b1)
    
73.                                          trig_out1 <= 1'b1;
    
74. end
    

复制代码

AngelFK

关于输出信号和触发信号延迟不固定的解释

AngelFK

好吧，没人回复哦，我自己关帖了，这个问题我想明白了，延迟不固定的问题让它存在，
把触发标志信号再输出给后续需要计算延迟的电路，这样就方便计算延迟时间了。

ranqi

不错不错不错不错。