Calibre进行LVS检查出现ERC错误

s橙子s · 发表于 2019-1-17 16:58:18

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小弟我在进行LVS检查的时候，软件提示了很多ERC错误，如上图所示
是什么ERC PATHCHK GROUND && ! POWER NOFLOAT
报错的地方都是第五层和第六层金属的接触孔
这些地方都是我自己画的MIM电容或者是用第五层与第六层做的互连(非用作电源线)
这种错误是必须要修掉还是忽略就好了？希望前辈做一下指点

账户已登录 · 发表于 2019-1-22 11:31:54

一般都是忽略的，感觉有风险的项就去跟电路工程师确认下，一般不改变电路的情况下单靠从layout来修（要保证LVS pass）是修不掉的

另外我想你自己画的MIM上会不会缺少了什么识别层，导致在ERC眼中M6直接通过VIA5连接到了M5而非CTM，从而造成了这种问题呢

吃纸 · 发表于 2019-6-9 14:53:10

DRCMIN电容每个接触孔都报错，找半天不知道为什么

潇洒的仙人球 · 发表于 2019-6-21 00:38:36

如果确认版图连线正常且无风险，可忽略

天上掉个饼 · 发表于 2019-6-25 11:19:31

确认版图跟电路一致，应该是没问题的，现在很多规则文件也是不完美的，还是有的地方不严谨。

1029292401 · 发表于 2019-8-5 18:33:56

请问楼主这个问题解决了么

chenzhifangczf · 发表于 2021-9-1 09:46:16

LVS rule,定义TOP metal,选6.

芯片小兵 · 发表于 2023-6-7 12:01:10

很多这个问题都是可以忽略的，因为浮空的线或者电路里的浮空s and d 都是合理的设计，但是layout就没法合理。因为s 和 d没有电源和地的通路，所以会报错。

pppzuishuai · 发表于 2023-6-7 13:56:59

可以忽略

wingofray · 发表于 2023-6-8 10:59:44

pathcheck主要关注下有没有floating gate，floating的各种well，floating gate可能会因不定态倒是器件导通而漏电，floating的各种well有时是误报，区分下，如果电路就这样接的，要和前端确认下，很多错是因为电路就这样接的，版图修不掉，只能忽略

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