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[求助] 做LVS的时候提示source的port数量比layout的port数量少是怎么回事?

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 楼主| 发表于 2019-1-16 16:17:57 | 显示全部楼层
回复 10# haoshiyang

刚刚试了一下,过了!非常感谢大佬,百忙之中回答我这个萌新的睿智问题!!
 楼主| 发表于 2019-1-16 16:20:38 | 显示全部楼层
回复 10# haoshiyang


   还想问一下大佬,这个extraction results报的short circuit warning要管吗?以及,左侧栏的ERC下面两个×要管吗?
捕获2.PNG
发表于 2019-1-16 16:42:17 | 显示全部楼层
回复 12# 巴甫洛夫很忙


   当然了 ,extraction results 结果直接点进去应该会找到报错的地方,这种应该是打了多余的laber,方便上层调用使用导致的,你可以把他们都删掉;下面的ERC自己要检查一遍,确保没有问题!!!
发表于 2019-1-17 16:00:29 | 显示全部楼层
你自己在原理图里面添加port试试,选中模块q一下,add  type选netset。试试吧。
发表于 2019-1-18 14:14:52 | 显示全部楼层
回复 13# haoshiyang

ERC重要吗? 我都从来没看过里面的内容,lvs pass了就不管了的
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