spectre veriloga 编译问题

Thomas_Bai

各位大神，有没有遇到virtuoso  内编辑完成verilog-a文件保存退出后，没有提示生成symbol的命令，command line有报如下的错误，
在parsing 文件前，我们还要其他的设置吗？

刚开始学习verilog-a,求各位大神不吝赐教

Thomas_Bai

verilog-a,代码没有问题，代码在其他编译器上验证过了

Thomas_Bai

cadence 也查到有人问样的问题了，没看到回答

Thomas_Bai

顶一下~~~~~~~

duoyun

spectre路径不对吗？

Thomas_Bai

回复 5# duoyun


    应该是哪里没有 link 对，回去检查下  .cdsinit 文件，

    Verilog-a的解析，会用到哪些组件，errors 内部包含的信息太少了，太模糊

violeteeee

Thomas_Bai 发表于 2019-1-12 15:08
verilog-a,代码没有问题，代码在其他编译器上验证过了

请问除了cadence还可以用什么编译

zhaoqin

我印象，源代码敲完以后，必须再从cadence自己的browser里打开verilogA文件，再保存退出，就可以自动进入symbol产生对话框。