请问Synplify可以读入.f（filelist）文件吗？

XuJian92

请问各位大神，在用synplify综合的时候，除了读入HDL文件，可不可以读入filelist文件呢？因为.v文件实在太多了，而且层级比较多，所以各模块都有自己的.f文件，希望最后直接吃进来所有的.f就好了。或者各位有没有什么其他的好办法来做？先行谢过了！！！抱拳了！！！

ysxwonder

楼主，你最后是怎么解决的呢？

yanda007

做个脚本就好了
set flist “ xxx/file.v \
xxx/file2.v”

foreach i $flist {
add_file -verilog $i
}

eestarter

做个脚本，读入文件列表树，深度优先遍历，转成一个tcl文件，每行add_file xxx，最后source这个tcl就行了

xiajinminyu

这个脚本是什么格式的，怎么运行呀

IC.Michael

楼主您好，想请问下是否遇到过add_file时文件顺序的问题呢？我在irun里编译OK的，但是filelist打平之后导入synplify综合，经常遇到include或者define宏的问题，请问楼主是怎么处理的呢？

Top_Zhang

请问楼主问题解决了吗

jfeta

好东西

fengbohan1

用脚本处理.f文件生成tcl文件。

我用的vim 正则表达式处理， vim -c "cmd code" chip.f

weiyishh

我写了一个python脚本，从filelist直接生成synplify的工程文件，把fpga型号都给加进去，add file，set_option -include_path,   -hdl_define 什么的，把路径和define从filelist中摘出来，写成.prj文件，直接用synplify打开就可以了。
然后我顺便又写了从filelist到vivado prj。python脚本就干了2个事，第一个从filelist提取 .v .sv，提取define ，提取incdir，生成3个list；第二个从这3个list生成prj文件，add file，set include ，set define，set fpga。 语法规则在工具自己保存的prj，或者vivado的jou文件中有示例。