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查看: 2542|回复: 6

[讨论] 应力会对电参数产生影响吗?

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发表于 2018-12-28 10:32:58 | 显示全部楼层 |阅读模式

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如题,对芯片施加应力,对电器参数会有影响吗?
发表于 2018-12-28 13:52:02 | 显示全部楼层
会,主要体现在mismatch上
热量、压力都有影响
 楼主| 发表于 2018-12-29 10:51:13 | 显示全部楼层
回复 2# tomcarrot


    那是什么原因导致mismatch?是MOS管的形状变了?
发表于 2018-12-29 13:58:41 | 显示全部楼层
回复 3# donaldtsl


   mora(LDO大神)的书里有提到,和si晶体的晶格什么的有关。
发表于 2018-12-29 22:15:27 | 显示全部楼层
版图艺术也有讲,不同的晶向会导致不同的mismatch
发表于 2019-1-9 16:56:47 | 显示全部楼层
打两拳试试
发表于 2019-1-9 18:04:33 | 显示全部楼层


  

多年前看过 paper , package 后因应力
bandgap
6mv.
   如果
power IC  ,  multi chip package , 内建
mos因为会热, 会热应力
, 如果反复发生底层胶会 pilling. 导致
on resistance
会变大, 须对 package用超音波去扫.   早年想开发
power mos上迭
controldie
同步IC , 但问过封装厂除有难度外, 另个是下面的 powermos 会因热产生很多问题
., 国外IC 是如何做到不知道
.  所以有些 PSR(原边) . 强调单一DIE 是有原因的. 就内建
UHVmos , 不过, rds on 都比独立U/VMOS 大很多, 一般700v
ron=20~30Ohm , 但独立MOS 很多
r=2~8Ohm , 但是
multidie 封装就是会热应力产生
yield loss . 量产才会看到这问题.


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