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[求助] 高速并行数据采样问题

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发表于 2018-12-26 17:20:29 | 显示全部楼层 |阅读模式

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fpga接收高速adc的并行数据的时候,对时钟和数据做什么处理保证刚好在数据窗的中间采样数据

如题,论文中有一个“动态相位调整”技术,但是都是对数据进行相位调整的,那就是并行的多路lvds数据都要调整吗?有没有什么办法对时钟进行延迟操作?
发表于 2018-12-26 17:23:00 | 显示全部楼层
可以调整时钟的phase
 楼主| 发表于 2018-12-27 08:17:56 | 显示全部楼层
回复 2# gxy_831010


   你好,调整时钟phase就是通过调整selectedIO的延迟参数实现的吗?如果高速ad的数据是到专用芯片呢?在asic芯片中对时钟怎么操作?
发表于 2018-12-27 14:48:56 | 显示全部楼层
时钟phase调整可以在MMCM或PLL里设置
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