chain test

fangwang85

请教个问题，在chain test开始，会有个preconditon all signals  ： C {"_pi" = \r 33 0 ; "_po"=\r166 X;}input端有33 个pin，除了test_mode ,scan_en,scan_clock,rst, si 其他我都用add_pi_constrant   x $pin_name ,
mask 掉了，但是在chain test开始，还是会有将所有input置0的操作。这些pin根本不会封装出来，
另外用tmax2pt生成的constraint也有set_input_delay  0  [所有input端口],这样会不会有问题啊？以为有些input根本无法赋值的，因为没有出pad

fangwang85

回复 2# youyourong

谢谢回复，我在外面直接mask掉的，但是工具自己在chain test的时候给所有的输入赋值为0，这些都没有bonding出来，所以有些奇怪。

兄台，我的vcs后仿真报Timing violation的错，导致atpg后防不过，不加sdf是过的。可是在pt中timing是clean的，请问一般这个怎么处理啊Error during  multiclock_captureSTmt  pattern 7

Timing violation  in **.reg  $setuphold (posedge CK &&  (SandRandSE == 1'b1))  3685946 ns,negedge SI: 3685946  ns，
limits : (1.00ns   ,0.00ns)

youyourong

点错了 把我贴给删了，加一楼