关于仿真问题，急急急，不搞定就被fire了

小white

黔驴技穷之际，幸好这里有各类大神指点一二。我手上有个小模块的逻辑原理图，上司让我做仿真，看verilog。我看了关于Verilog的一本书，但是仿真还是无从下手啊。我有两个问题，第一，仿真的具体流程是什么样的；第二，有没有仿真的实例让我感受一下！还请各位不吝赐教！

gaurson

建议在论坛里面搜索相关话题，这些东西肯定都有的。仿真说白了，就是让你搭建一个环境，给设计输入激励，并观察输出是否符合设计需要。

student2010

建立Testbench，根据DUT，给激励，比较结果。