modelsim混合仿真 ，不能编译到库里？

american007

#quit  sim
#.main clear
vlib work
vlib mylib

vlib mylib/vlogfile
vlib mylib/vhdlfile

vmap vlogfile  mylib/vlogfile
vmap vhdlfile  mylib/vhdlfile

vlog -work vlogfile -64     -incr -f filelist_verilog.v  
vcom -work vhdlfile -64 -93       -f filelist_vhdl.vhdl    -l vcom.log

按上面操作，modelsim的逻辑库列表里，有work ,mylib,vlogfile,vhdlfile四个逻辑库，但只有vlogfile,vhdlfile里面有编译出的模块，
work 和mylib里都是空的？问题出在哪里