信号同步问题

新嘴小王安子

请问各位大神：
always @（POSedge FCLK）
      A <= S;
FCLK_INV=!FCLK;
always @（POSedge FCLK_INV）
      B <= A;
请问后仿的时候，B和A是否需要设成异步的

y23angchen

肯定不是一部啊， 前一个DFF上升沿发出， 后一个DFF 下降沿采样， 如果是50% duty cycle的 FCLK，则只有半个周期用于计算SETUP。

新嘴小王安子

S与A是异步的，是肯定需要设成异步的，IP中使用了下降沿，就不知道FCLK_INV与FCLK算不算同一时钟域

y23angchen

回复 3# 新嘴小王安子


     S 和 A 是异步， 那 第一个reg 是两级同步的第一拍， 后面一个reg 是第二拍、  

     这种做法 就是最通用的单bit 电平信号做两级同步 CDC,  只是为了节约信号 CDC 的latency 所以将后一拍用 下降沿采样输出。。

orlye

如果FCLK_INV是由FCLK反相得到的，那么算同步的。