版图的痛你不懂

ZGP123456 · 发表于 2019-4-26 09:10:44

我就改了一点点，你版图一会就改完了。结果看到电路，架构都改了。心里出现一万只。。。

poly_lq · 发表于 2019-4-26 10:10:33

很多design喜欢自己做很细节的floorplan，尤其是做RF的
刚工作不久的也喜欢自己做，因为在读研的时候版图大多是自己画的

design做版图布局的一般特点是只考虑自己关注的那部分
比如只考虑匹配器件，高频信号，敏感信号
而且希望完美，希望某些信号线上电阻电容几乎为零
其他的就不考虑
然后版图画起来就是极不规则，面积超大，电源地线绕来绕去，连线复杂程度也增加了
看上去完美的信号走线，可能到了上一层需要额外绕线增加走线长度增加了寄生

dtww · 发表于 2019-4-29 21:02:25

poly_lq 发表于 2018-11-19 09:59
做顶层，发现底层模块的pin放在模块中间；要是不知道pin往哪里出至少也要留出走线通道可以连出来啊 ...

这说明这个公司的模拟后端是不够规范的，一般chip级，block级得有明确的硬性的规定。谁要给我这种，不好意思，我拒收。。。

smart2010 · 发表于 2019-5-5 15:43:27

:lol

Timeless_zzZ · 发表于 2022-10-12 15:35:51

后端跟前端不是经常会battle吗正常

@@@12 · 发表于 2022-10-12 16:18:41

最卑微的版图

MerryShi · 发表于 2022-10-14 09:50:45

电路说：我就加一条线，不用很宽的

note30933 · 发表于 2022-10-14 11:27:09

顶一下

ncash0933 · 发表于 2022-10-14 13:06:06

有同感

小煤球joy · 发表于 2022-10-17 09:33:41

Timeless_zzZ 发表于 2022-10-12 15:35
后端跟前端不是经常会battle吗正常

我一般都是好的收到行可以我看看尽量吧

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