求助关于signaltap II使用PLL采样时钟的问题

j635 · 发表于 2018-11-2 09:16:01

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之前在网上搜了好多，有的说可以用PLL生成时钟做采样时钟，有的说不可以，我自己试了一下，在采样时钟选择那里可以找到PLL出来的时钟，也可以正常添加编译布线，之后下载到FPGA(我用的是MAX10)，但是在开启采样的那个地方就是一直显示Invalid JTAG configuration（就是通常添加了信号没重新编译下载的那种），求助各位大大~到底能否支持使用PLL时钟采样，因为我的设计里边系统时钟频率较低，要用PLL倍频之后使用，先行谢过~

gaurson · 发表于 2018-11-3 22:27:03

你换成别的时钟作为采样时钟，是否可行呢？

t28user · 发表于 2018-11-4 00:08:33

我是都用PLL產生的當採樣，但是會有一定的頻率，超過350MHz好像就不行了。

j635 · 发表于 2018-11-4 10:19:04

回复 3# t28user

好像是这样，我那PLL也是倍频到384M，里边逻辑就全乱了……

j635 · 发表于 2018-11-4 10:19:54

回复 2# gaurson

好像是FPGA不支持那么高的频率么？我设置120M以上的频率好像内部逻辑就跑飞了……

gaurson · 发表于 2018-11-4 17:13:20

MAX系列太老了，有可能。

j635 · 发表于 2018-11-4 17:36:05

回复 6# gaurson

我看是最近新出的啊，不过可能是比较低端

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