UPF flow综合时钟和复位信号怎样处理？

刺客无痕 · 发表于 2018-10-25 13:40:09

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在dc中，为了防止时钟和复位信号在dc阶段就产生buffer tree，一般会设置成ideal network，但在多电压flow中，若将时钟和复位信号设置成ideal network，level shifter将不会插入，请问大家是怎样处理的？

刺客无痕 · 发表于 2018-10-26 09:36:20

求大神指导啊，自己顶

Austin_2000 · 发表于 2018-10-28 18:04:41

auto_insert_level_shifters_on_clocks和mv_insert_level_shifters_on_ideal_nets了解一下。
如果还不行就-force_shift

刺客无痕 · 发表于 2018-10-29 09:26:22

回复 3# Austin_2000
非常感谢您的回答，设置一下后面那条命令就可以插入level shifter了。再请教一个问题，有一个控制power swtich信号到这个低压模块（由于低压模块代码里面没有这个控制信号为输入，所以dc软件没有自动插level shifter），怎样设置才能让控制power swtich这个控制信号也插入level shifter？
期待您的回复，谢谢

Austin_2000 · 发表于 2018-10-29 12:03:23

Create a dedicate L/S stragety to PSW signals, also -force_shift since the PSW can not be seen during synthesis.

刺客无痕 · 发表于 2018-10-29 14:21:28

回复 5# Austin_2000
谢谢您的回复，能分享一下您引用解释这个upf的资料吗？初次使用upf flow，很多还不懂

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