xilinx pcie xdma 仿真问题请教

houzi6320 · 发表于 2018-10-23 15:25:32

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使用vivado版本为2017.2.1。

当在仿真C2H通道时，在仿真文件中修改链表描述符中内容Length改动成0x0300，原先仿真设置的值是0x0080。DMA传输后，在仿真波形中查看pcie ip层的axi4端口的数据格式时，发现TLP包中length字段值为0x80，也就是发送的负载为512Bytes，但我查看打开xdma ip后，pcie ip的最大负载设置为256Bytes，那么IP核会发出的TLP中的负载长度是512Bytes，不理解呢？？

链表描述符内容

[求助] xilinx pcie xdma 仿真问题请教

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