SAR ADC异步控制时序问题

林厅子

大家好！
  最近的一个项目，做一个12位，1M转换速率的SAR ADC，要求尝试使用异步时序来实现。刚接触异步时序，存在以下2点疑问：
    1 1M的速率不高，采用同步时序也可以实现，是否可以简单评估一下，异步时序除了不需要高频时钟外，还有没有其他优势（因为应用中,本身会集成内部时钟，如16M）
   2 关于延时单元的问题，异步控制需要ADC内部生成比较器的控制时钟。如果不加延时单元，生成的比较器的控制时钟周期Tclk很小。假设DAC的建立时间以同步的16M为参考，即31.25ns给DAC建立，此时异步的延时单元大约要延时30ns，才能满足建立的要求？不知这样理解对不对？
  希望看到的朋友，能指导一下，谢谢！

ericking0

我只做过高速同步的，异步的只是了解过一下；
1. 我认为低速的二进制的异步SAR和同步SAR比起来真的就只是没有高频时钟而已，不过说实话，我觉得这点其实算是很有意思的一个优势，说不定可以利用这个来实现一些很好玩的功能；
2. 我认为有点本末倒置了，建立时间约束了时钟频率，而不是倒过来。如果普通的CDAC结构的SAR的话，每次拨开关以后建立的RC常数确定了需要的建立时间，我觉得可以比较精细的设计每次的延迟时间，使之与CDAC建立的RC常数匹配，从而抠点速度回来。
BTW：我个人觉得异步SAR最大的优势还是在于高速，冗余的SAR，因为冗余对每次的建立误差有足够的容忍能力。

PS：话说回来，单从项目来看的话，我觉得你这个项目还是玩同步更合适。

小菜鸟ic

同意楼上。速度太低，异步本身就没有什么优势了，况且这么低的速度，真的好控制延时吗？