IC封测工厂中典型的ESD损坏风险简析

copper_hou

关键词：ESD（Electro-Static Discharge，静电放电），IC（Integrated Circuit，集成电路，俗称芯片），CDM（Charged Device Model，器件带电放电模型）  电子制造工业对ESD防护的需求，完全是随着IC微电子器件的诞生而产生，以及IC技术工艺的发展而不断加强。   而IC之所以对ESD敏感，主要IC结构中大量的MOS管结构对ESD最为敏感，确切的说是MOS管中的每个绝缘层（以SiO2最为常用）最容易被静电所损坏。
  与SiO2为例，它可以承受的最大静电作用程度是静电场-5E8 V/m。以100nm厚的SiO2为例，对应的静电压达到50 V时，SiO2绝缘层即容易被静电击穿而损坏（由完好的绝缘性变为半导体或导体特征）。而当前业内的IC器件已经很多采用几个nm的制程技术，其内部绝缘层可以承受的静电压也就降至几V（当前IC成品可以承受上百V的静电是内部加入了相应的ESD保护电路而实现）。


图1. IC器件中MOS管绝缘层被ESD损坏的机理图示


图2. IC器件中典型的MOS管结构图示
  而IC封测工序中最为典型的ESD损坏情形为CDM ESD，集中位于Wire bonding工序与各种上电检测工序（如Functional testing，Burn-in）。其ESD发生机理简述为：
1) Wire bonding工序的CDM ESD情形：Die由于前工序的操作带上高静电，在与wire bonder的接地金线焊接导通时，即发生静电放电；
2) 电测工序的CDM ESD情形：IC由于前工序的操作或IC loading至testing sockets中的操作，使得IC带上高静电，在IC的pins/pads与电测机的接地testing pins发生接触导通（往往时某个pin首先导通）时，即发生静电放电。


图3. IC封测工厂中典型的CDM ESD机理图示
  而IC封测工厂应对CDM ESD对Die/IC的损坏，主要的解决方案就是采用可行的措施降低Die/IC的静电带电水平，尤其是在发生静电放电的关键时刻。

RLDlongdan

CDM 测试用IV曲线验证还是Function验证比较好？

copper_hou

回复 2# RLDlongdan

CDM与HBM ESD对IC的损害，在IC的失效分析手段上没有太大的差异，基本都是Function测试适用于ESD损坏最严重的（一般EMMI或InGAs可以发现hot spot），IV转移曲线或leakage测试可以检测ESD损坏程度较轻的，然后是（S）SEM、FIB等检测ESD损坏更为轻度的。另外，CDM与HBM的发生过程明显快速，同等ESD Stress level的条件下，CDM对IC的ESD损坏程度较为严重。

copper_hou

回复 1# copper_hou

以下具体化呈现IC封测工厂的ESD损坏风险情形：


图1.Wire Bonding工序的CDM ESD风险图示


图2.IC上电测试工序的CDM ESD风险图示

依据最新发布（美国ESDA 2016）的电子器件ESD敏感度发展趋势，目前大约50%的电子器件CDM ESD保护设计不超过250 V。  
注：CDM（Charged Device Model），指电子器件带有静电后，在与处于地电势或处于不同静电势的导体部件发生接触时而发生的一类ESD情形。

S2135Z

楼上分析的有道理，非常感谢！

浪迹大大

CDM怎么防护呢？

narudo

学习了

yunsgao

请问下图一中 为什么GATE上面有电荷呢？应该是衬底有大量的电荷吧？然后GATE由于接的是输入脚，导致衬底上的电荷击穿SiO2后通过管脚跑出去了？