非阻塞过程算是时延么

呱呱年

刚刚看了Verilog传奇，里头有着“行为仿真中的时延现象，和task在仿真中的内存占用这个话题有关”，
1为什么行为仿真还有时延这东西
2假如x<=d+'宏,右边一个节拍有效后赋给左边，那么这种行为算是时延么
初学实在想不通，望有高手出手相解

randolf

這個問題指的是PC在訪真實不是真的平行化處理在一個時間周期他是有分層次處理,相關層次可以參考IEEE 1364-2005 Verilog Standard Section 5.3中Stratified event queue, 所以你可以看到Blocking assignment是在第1層處理而Nonblocking 是第3層處理

kejie

1为什么行为仿真还有时延这东西

行为仿真没有延时，wire 信号 、reg 信号、 reg 寄存器  要区分开。

2假如x<=d+'宏,右边一个节拍有效后赋给左边，那么这种行为算是时延么

x如果延时一个时钟出来，那么x 是寄存器

呱呱年

回复 2# randolf
我突然想到我之前看的关于五个事务序列的问题，您说的应该就是这五个序列，我那时候是看到了真00大神的博客才了解的，但是这样子想的话，那么行为仿真应该算是有时延而不是书上说的没有时延的意思么，谢谢您的答复

啵啵

简单一点理解：阻塞“=” 即当前赋值完成前阻塞其他赋值语句（立即生效）
                     非阻塞“<=”即先完成→_→表达式的计算，在完成赋值。
verilog 事件对调度里面对语句的优先级进行了划分，其中阻塞赋值与非阻塞的右边表达式计算划分在活跃事件等级，而非阻塞的赋值划分在非阻塞赋值事件中，优先级低于活跃事件。

mysoul

回复 1# 呱呱年


   这个感觉像是模拟实际情况吧，cell的延时？    当然还有优先级的差别吧