【讨论|求助】verilog怎么写能综合出异步的RAM

fucong_59 · 发表于 2018-10-13 15:36:07

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先把代码贴出来，一段很简单的代码

module asyn_ram
#(parameter DWIDTH=4,//data width
AWIDTH=10)//address width
(
input wr_clk,
input[DWIDTH-1:0] wr_data,
input wr_en,
input[AWIDTH-1:0] wr_addr,
input rd_clk,
output [DWIDTH-1:0] rd_data,
input rd_en,
input[AWIDTH-1:0] rd_addr
);
reg[DWIDTH-1:0] rw_mem [2**AWIDTH-1:0];//define the memory
reg[AWIDTH-1:0] raddr;
always@(posedge wr_clk )
begin
if(wr_en) begin
rw_mem[wr_addr]<=wr_data;
end
end
always@(posedge rd_clk)
begin
if(rd_en) begin
raddr<=rd_addr;
end
end
assign rd_data=rw_mem[raddr];
endmodule

复制代码

在quartus中综合后的RTL视图是这样的：
RY(3VPNOES(]GVN_6A]UGK4.png

这个和我的逻辑对不上呢，读时钟不是驱动数据的输出的
在technology map viewer中是这样的
UZL(IOGPS8[OM%VY0O{2426.png

这个是在FPGA中实际生成的，应该是对的，可是RTL为什么是错的呢？有朋友知道原因吗？

fucong_59 · 发表于 2018-10-13 16:37:55

回复 1# fucong_59
用modelsim仿真结果也是正确的

gooseman · 发表于 2018-10-13 21:59:12

这个跟工具有关，你要infer出异步ram,　要严格按照altera规定的coding style.
我试过Xilinx是可以的，你可以查一下altera有关文档。
你这个综合出的结果应该是
always @ rd_clk
begin
if (rd_en) rd_addr_int <= rdaddr
end
assign outdata = ram[rd_addr_int];
功能上讲也没啥问题

实在infer不了你就例化一个双口RAM肯定能解决的

fucong_59 · 发表于 2018-10-14 10:20:28

回复 3# gooseman

谢谢您的回答，我在网上找了altera的 Infer the RAM using the Verilog HDL template，网址：https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/hdl/vlog/vlog_pro_ram_inferred.htm
用其中的ram dual template,代码如下：

module ram_dual(q, addr_in, addr_out, d, we, clk1, clk2);
output[7:0] q;
input [7:0] d;
input [6:0] addr_in;
input [6:0] addr_out;
input we, clk1, clk2;
reg [6:0] addr_out_reg;
reg [7:0] q;
reg [7:0] mem [127:0];
always @(posedge clk1) begin
if (we)
mem[addr_in] <= d;
end
always @(posedge clk2) begin
q <= mem[addr_out_reg];
addr_out_reg <= addr_out;
end
endmodule

复制代码

但是综合后的RTL viewer是这样的
F75`ED{V7$N@BZH4VW`I)FN.png

另外我在Xilinx的ISE工具中RTL是一样的结果，综合后的technology schematic视图如下
W9M@U[5T2]2_]IIS77W$)NK.png

没有用例化IP的方法是因为调用反复修改宽度和深度很麻烦

fucong_59 · 发表于 2018-10-14 10:31:57

回复 3# gooseman

//不知道为什么刚刚回复没有显示，重新写一下
谢谢您的回复，我在网上找了altera infer ram verilog template ,网址：https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/hdl/vlog/vlog_pro_ram_inferred.htm
infer 一个双口ram的代码如下

module ram_dual(q, addr_in, addr_out, d, we, clk1, clk2);
output[7:0] q;
input [7:0] d;
input [6:0] addr_in;
input [6:0] addr_out;
input we, clk1, clk2;
reg [6:0] addr_out_reg;
reg [7:0] q;
reg [7:0] mem [127:0];
always @(posedge clk1) begin
if (we)
mem[addr_in] <= d;
end
always @(posedge clk2) begin
q <= mem[addr_out_reg];
addr_out_reg <= addr_out;
end
endmodule

复制代码

在quartus和ISE中看的RTL视图是一样的
F75`ED{V7$N@BZH4VW`I)FN.png

在ISE中的technology schematic是这样的
W9M@U[5T2]2_]IIS77W$)NK.png

郁闷了，您在ISE中能综合出双口RAM吗？

没有使用例化IP的方法是因为修改位宽和深度很麻烦，现在不急用就攒攒经验，到用的时候方便

gooseman · 发表于 2018-10-15 21:46:36

你看得这个网页里给出的是simple dual port的例子，
The example below shows ram_dual.v, a Verilog Design File that implements a 128 x 8-bit simple dual-port RAM with separate read and write clocks.

你需要的是true dual port，
重新再找找

fucong_59 · 发表于 2018-10-16 10:56:07

回复 6# gooseman

module true_dual_port_ram_dual_clock
#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=6)
(
input [(DATA_WIDTH-1):0] data_a, data_b,
input [(ADDR_WIDTH-1):0] addr_a, addr_b,
input we_a, we_b, clk_a, clk_b,
output reg [(DATA_WIDTH-1):0] q_a, q_b
);
// Declare the RAM variable
reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];
always @ (posedge clk_a)
begin
// Port A
if (we_a)
begin
ram[addr_a] <= data_a;
q_a <= data_a;
end
else
begin
q_a <= ram[addr_a];
end
end
always @ (posedge clk_b)
begin
// Port B
if (we_b)
begin
ram[addr_b] <= data_b;
q_b <= data_b;
end
else
begin
q_b <= ram[addr_b];
end
end
endmodule

复制代码

i find this in quartus templates,
RTL viewer:
RWH3YDAO_MVUR}PPQVXY$KD.png

and technology map viewer :
RMP0LCPU@_26PZNHMVSZX0Y.png

thx very much

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