问一个简单的问题

bluefire

ARCHITECTURE A OF TEST IS
SIGNAL S:STD_LOGIC;
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
S<=S+1;----问题出在这里
END IF;
END PROCESS;
这样编译总是同不过如果S改为STD_LOGIC_VECTOR(1 DOWNTO 0);
就没问题，请问这是怎么回事，谢谢

END A;

bravelu

要用s=s+'1';

superljc

Library IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TEST IS
PORT(
CLK:IN STD_LOGIC;
A:IN STD_LOGIC_VECTOR(1 downto 0);
B:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
);
END TEST;
ARCHITECTURE X OF TEST IS
SIGNAL S:UNSIGNED(1 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
S <= UNSIGNED(A);
S <= S+1;
END IF;
END PROCESS;
B <= STD_LOGIC_VECTOR(S);
END X;
希望这个给你有所启发！

bluefire

感谢两位的回答，呵呵
不过我使用了S<=S+'1';其中S还是STD_LOGIC，问题仍然存在，还是
CANT'S INTERPRET SUBPROGRAM CALL
是不是STD_LOGIC型不能进行算术运算？

yzguanzh

这要看不同的编译环境，而不同，各公司采用不同的VHDL子集，所以编著译结果也不同，ALTERA的可定义UNSIGNED，加入头文件，可实现数学运算

weiwu

如果用MAXPLUS的话,应加头文件:USE IEEE.STD_LOGIC_UNSIGNED.ALL;

shadow

superljc  ，你给的程序里的语法怎么没见过啊？

bravelu

superljc的语法是有问题的。一个entity对应两个architecture必须用配置

wilson

没有对应两个啊.

bravelu

sorry,我回错了，向同志们和superljc道歉，其实我是记得superljc在另一个贴子里用过一个entity对应两个architecture的code。没想到开错了窗口发到这里来了，非常对不起。：（（（