请教:如何提高SpectreVerilog的混合仿真速度

ai520520 · 发表于 2007-10-25 10:37:29

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现在正在做SpectreVerilog的混合仿真,但由于模拟部分有一个32M的晶振和一个32K的晶振,仿真速度很慢,按现在的速度要3个月!
请问有那些方法可以提高仿真速度的呢?希望有经验的高手指教下.
邮箱:hustajp@sina.com

fly6987 · 发表于 2007-11-30 12:08:24

我也想知道

aprice · 发表于 2007-11-30 12:29:01

我也正在学习SpectreVerilog的混合仿真，也想知道

cirand · 发表于 2008-1-1 00:15:05

能说说具体是什么例子吗，一般用spectreverilog仿真速度本身就比较快的，因为数字部分的verilog几乎不占用仿真时间。我用spectreverilog 跑锁相环只需几十分钟就结束了。

iamxo · 发表于 2008-1-6 10:59:08

对啊，用spectre verilog 仿数字部分应该很快才对。
不会很慢。

ghlln · 发表于 2008-1-8 16:00:50

密切的关注中，谢谢！

wangxun78 · 发表于 2008-1-8 23:00:12

应该很快的啊，是不是有什么问题

werwolf · 发表于 2009-8-19 11:28:12

请问下在spectreverilog仿真中，verilog模块里面可以调用子模块吗？我实验过几次，先用include引用子模块，后面就把子模块当成实例用，在hierarchy中显示不了子模块的view，生成网表时也说找不到子模块，请问大家碰到过这样的问题吗？怎么解决的，先谢谢了

xbbx8517 · 发表于 2010-7-7 17:23:30

关注一下

juliansky · 发表于 2011-1-22 00:03:20

关注一下

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