如何判定一段组合逻辑需要几个时钟完成？

zhang_44 · 发表于 2007-9-24 22:46:06

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实现一段组合逻辑，如何判定它是否能在一个时钟周期内完成？如果一定想在一个周期内完成（哪怕降低时钟频率），在设计时应如何实现？谢谢

vfdff · 发表于 2007-9-25 02:03:54

通过波形仿真就可以观察得到

dragonba · 发表于 2007-9-25 08:39:46

综合一下，或者能实际布局布线一下最好。工具会上报最长组合路径。

如果不能在一个cycle完成，就要设multi-cycle约束了。

karnizhu · 发表于 2007-9-25 13:37:51

原帖由 zhang_44 于 2007-9-24 22:46 发表
实现一段组合逻辑，如何判定它是否能在一个时钟周期内完成？如果一定想在一个周期内完成（哪怕降低时钟频率），在设计时应如何实现？谢谢

不知上面所说的“实现一段组合逻辑，如何判定它是否能在一个时钟周期内完成？”是指组合逻辑的延时是否大于一个时钟周期？如果是的话，那么只需要使时钟周期大于该延时即可，并不需要什么处理，如果该逻辑是多周期逻辑，那么时钟周期小于该延时也可。

walkman416 · 发表于 2007-9-26 09:19:59

楼上说的“多周期逻辑”是指什么？

lishunfang · 发表于 2007-10-4 08:58:49

进行STA分析就知道了，，一般综合器都带有一个STA工具的（如quartus)

binglingxiao · 发表于 2007-10-18 16:04:34

综合后做时序分析

yuhaiqun2008 · 发表于 2009-1-21 13:14:07

VERY GOOD

wolfkin · 发表于 2009-1-22 13:29:06

Firstly, you should know what you circuits is!
You don't have the circuits based on your code, you can just have RTL based on you circuits.

hapy2034 · 发表于 2009-1-22 21:41:22

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