请问SYN大牛：DC综合时怎么保留顶层的电源端口？？

gwbing · 发表于 2018-9-25 20:35:46

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数字顶层包含模拟子模块，模拟电路的VDD,VSS PIN也连接到数字TOP的PORT，
DC综合时发现模拟电路库中VDD，VSS的TYPE是prime power，
就把这些端口干掉了，
怎么设置让他们保留？？？

万分感谢！！

Marvin.Liang · 发表于 2018-9-26 10:34:01

你可以试试下面两种方法
1. 写网表时加上-pg选项，write_file -format verilog -pg ...
2. set dc_allow_rtl_pg true
希望有帮助

gwbing · 发表于 2018-9-26 19:30:30

楼上正解，1 2 都要，谢谢！

dc user guide同时也写明：综合过程中电源相关的net pin port 都是get不到的~~~~，只有在输出网表才能看到。

[求助] 请问SYN大牛：DC综合时怎么保留顶层的电源端口？？