请教 9054与 FPGA的通信的小问题??

uestc_hyk

小弟我
要用 C模式 DMA把数据送给 Local Processor(这里就是FPGA)
但是在看时序图的时候
有点困惑: 9054送出数据给FPGA时,数据是以LCLK的上升沿触发的 还是 下降沿触发的啊? 看不太明白
还有,我用FPGA接受数据的时候的时钟应如何选择??
假如我采用与LCLK同步的时钟接受这些数据时,是不是要用它的下降沿(假设9054以LCLK的上升沿送出数据)??

哪为大侠知道,给小弟指点一下??
谢谢了!!

karnizhu

原帖由 uestc_hyk 于 2007-9-12 23:54 发表
小弟我
要用 C模式 DMA把数据送给 Local Processor(这里就是FPGA)
但是在看时序图的时候
有点困惑: 9054送出数据给FPGA时,数据是以LCLK的上升沿触发的 还是 下降沿触发的啊? 看不太明白
还有,我用FPGA接受数 ...

PCI9054本地端数据传送操作都是在LCLK时钟上升沿发生的，FPGA与PCI9054本地端接口模块的时钟使用LCLK，这样FPGA本地端接口就和9054是同步传送数据了，FPGA只需在9054产生数据后的下一个时钟上升沿采样该数据即可，最好不要使用负沿采样，这样可能会由于建立时间问题导致数据接受错误，除非你确信时序能满足。

lab216

很多人担心数据快要变化了,用上升沿没把握.其实数据是在上升沿之后变,而你是在上升一刻取
从数据稳定的角度看,这是最佳时刻.

249512875

3# lab216



若FPGA时钟和9054LCLK同步，9054的数据是在上升沿之后变，为什么此时FPGA也在同一个或下一次上升沿取数据 是最佳时刻呢， 不太明白 ，能说清楚 点吗，在数据变化中间（用LCLK的下沿）取不是更好吗

sijin

学习了

xuel0532

回复 4# 249512875
         你问这个问题说明你对建立保持时间还没理解透彻,建立时间是数据在信号上升沿到来前数据准备好的时间，保持时间是上升沿之后数据保持不变的时间。你在做设计的时候，FPGA内部的两个用相同时钟的寄存器之间都会满足建立保持时间。那么只要9054到FPGA之间的时钟和数据线布的等长，此时9054的时钟信号和数据信号到达FPGA时延迟相同的时间，其实就相当于两个在FPGA内部的寄存器的前一个挪到9054内部了，所以上升沿采样数据建立保持时间是没有问题的，你用下降沿采样数据反而使时序分析变的复杂