关于UVM中寄存器模型用法的讨论

lovehere33

最近项目中第一次用寄存器模型：      1，先通过生成器生成寄存器文件 xxx_reg.sv和xxx_block.sv
            疑问：如果一个reg的不同域的属性不同，这个reg的属性怎么定义，如，regA 的bit 1是RW ,bit2为w1c此时怎么定义regA的属性？
      2，我主要在sequence中通过read/write配置相应的寄存器，并且等寄存器配置好后在参考模型中获取相应寄存器的值作为函数处理的条件
            疑问1：如果sequence和参考模型中公用一个rm句柄，会不会造成资源竞争？如果会的话应该怎么做？
            疑问2：怎么由sequence通知参考模型配置结束了最合适。
不知道大家项目中寄存器模型都是怎么应用的欢迎分享。

hungon

问题1，你在生产xxx_reg的时候，会有不同段，也就是一个寄存器包含多个field（就是你说的bit1,bit2），每个field的属性是可以单独配置的