40nm版图设计

fangwang85

请教下，smic40nm工艺的模拟版图设计跟smic 0.18um工艺模拟版图设计相比，更需要注意哪些方面？有什么不同？

andyfan

设计人员会和你讲的吧。0.18的时候前后仿真差异不大的，40nm的时候，各种版图效应对器件的影响非常大。

简单的说，在180nm的时候，W/L一样的管子，电学特性应该是一样的（不考虑正态分布的工艺误差），而40nm，画法不一样，周边环境不一样，同样W/L的管子，电学特性是不一样的。

主要是LOD/WPE/PSE/OSE这些，设计人员应该会告诉你要怎么画，来保证前后仿真的结果尽可能接近。

学习中ing

帮顶，学下下。

fangwang85

回复 2# andyfan


   感谢回复，说下个人理解，不当请指正。LOD和STI说的是同一件事情，都是机械应力对mos的性能产生影响。PSE 和OSE是指POLY到POLY ,OD到OD距离不一致，对mos性能也会产生影响。

andyfan

回复 4# fangwang85


   OD是指有缘区，有缘区隔离就是STI。
   LOD就是OD的长度的效应，来源确实是STI对OD区域的应力；OSE是OD的SPACE，也就是OD之间的STI有多长，也是STI对OD应力的另外一个表征。
  PSE你理解是对的，效应的本质也是应力，主要产生的原因是CESL的原因。

firewolf223

要多注意周围环境，重要的管子周围环境做成一样的。

fangwang85

回复 5# andyfan


   谢谢回复，受教了，还有个疑问CESL是什么意思，论坛也没有搜到

fangwang85

回复 6# firewolf223


   谢谢回复，周围环境一致，是不是说周围需要加dummy，并且dummy od的长度需要超过一定的值，我翻过一些文档。建议dummy 的od长度需要长一些，STI对dummy od超过5um，影响力会减弱。

andyfan

回复 8# fangwang85


   不是一定要影响力弱就好，一般的目标是尽量保证设计结果和仿真结果一致，也就是减少S2S的gap（S2S是simulation to silicon的简称）。或者说，器件模型也不是所有区间都一定准确到百分之百的，一定有一定失真的区域（相对的）。做SPICE MODEL的时候，也不会把OD画的很大，缺省的SA/SB的值是一定的，设计的时候（或者说做版图的时候）尽量用和做SPICE MODEL画法一致的管子才更正确，也就更能保证仿真结果接近实际值，而不是越大越好。像T家，设计规则里面有详细的指导，尽量按什么样的方式去画。
另外CESL是CONT ETCH STOP LAYER的简称，工艺上用来做CT的刻蚀停止层的，也是一种应力手段。你可以这么简单理解，人身上披了个被子，人就感觉到压力了。一个被子两个人一起盖，被子给人的压力就会小些吧，两个人的距离远点近点，这被子给人的压力也会变化吧？基本PSE就是这么个原理来的了。当然实际上是非常复杂的，因为CESL的应力可以是分方向的，所以有CESL和D-CESL的区别。不过这些都会反应在器件模型里面里面。

fangwang85

回复 9# andyfan


明白了， 再次感谢