Verilog缺少一个复合数据类型，如C语言中的结构体

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verilog中的数据类型（Data Type）是分散的，缺少一个复合数据类型：把多个wire, reg组合到一起成为一个新的类型。

如C语言里面的结构体（struct），SystemVerilog已经添加了支持。

1. struct {
   
2.   reg [15:0] opcode;
   
3.   reg [23:0] addr;
   
4. } IR;
   
5. 
   
6. union {
   
7.   int I;
   
8.   shortreal f;
   
9. } N;
   

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如Chisel中的Bundle：

1. import chisel3._
   
2. 
   
3. class GCD extends Module {
   
4.   val io = IO(new Bundle {
   
5.     val a  = Input(UInt(32.W))
   
6.     val b  = Input(UInt(32.W))
   
7.     val e  = Input(Bool())
   
8.     val z  = Output(UInt(32.W))
   
9.     val v  = Output(Bool())
   
10.   })
    
11.   val x = Reg(UInt(32.W))
    
12.   val y = Reg(UInt(32.W))
    
13.   when (x > y)   { x := x -% y }
    
14.   .otherwise     { y := y -% x }
    
15.   when (io.e) { x := io.a; y := io.b }
    
16.   io.z := x
    
17.   io.v := y === 0.U
    
18. }
    

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有一个复合数据结构，即可把Module的input/output参数简化很多。

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程序 = 数据 + 算法

Module可以通过子模块来简化逻辑的构建；
数据也需要用户使用primitive data type构建data structure来自行定义数据类型，以简化数据的表达。

有这两个方面，即可以组成基本的程序编写语言。在Verilog即为基本的hardware modeling language。
缺少哪一方面都是缺憾。

huster

VHDL有的