关于IO的pre-driver non-overlap的问题

bandpass

IO要求：驱动管3.3V FET，工作在1.8V电压，来自数字core信号0~1.2V，数据速率220Mbps，IO最大延时小于3nS。


     问题：一般为了避免驱动管的PMOS和NMOS同时打开，造成从电源到地的贯通电流，需要PMOS和NMOS的pre-dri
号Non-overlap，但是问题是IO延时要求高（3ns，特别是低压高温SS难满足），所以需要牺牲non-overlap获取低延时，但
是不知道non-overlap过小，NMOS-PMOS驱动管同时开启，对整体性能影响会有多大，请问大家有这方面的经验吗？

            或者说IO是否必须用到non-overlap的pre-driver？我看Foundry的Stand IO并没有non-overlap处理，所以
不确定一般是怎么处理的？

nanke

non-overlap是为了降低功耗 ? 减小电流峰值？减小IO耦合到衬底/电源/地的噪声？
220M勉强能算高速信号了，只用普通IO能行？
IO延时<3ns有用？PCB走线延迟又会是多少？

bandpass

   

non-overlap是为了降低功耗 ? 减小电流峰值？减小IO耦合到衬底/电源/地的噪声？
220M勉强能算高速信号了， ...

nanke 发表于 2018-9-14 11:23

                               
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你都说的都对，主要是避免N管和P管同时打开。
协议要求CMOS电平输出，板级延时芯片外部可以做不长，只考虑IO延时即可。

zhouguodan

看看

神般存在

楼主说的问题我也有遇到，不做non-overlap对功耗和过冲，drop影响不大，后仿验证过基本没什么差异，追求低延时是首要目标，毕竟协议对延迟有严格要求。

虎大王

减小nonoverlap能减小延迟？？？你想一想，输出口电压为啥会增大或者降低啊？就是电流对电容充放电。
从完全nonoverlap，就是单个管子的极限电流，到有部分交叠，你对电容的充放电电流能增大？？？？
此外，PCB走线的长度不是太关键，但外部负载电容或者说PIN脚寄生电容是很关键的！！！
220M 算200M计算，要5ns。你I0占掉3ns，内部数据处理只要1.5ns左右就处理完了？？这种电路要和数字工程师配合，分配好数据传输链路上的时间。IO能给你3ns已经太夸张了。

hubocheng

   

虎大王 发表于 2020-1-14 14:50
减小nonoverlap能减小延迟？？？你想一想，输出口电压为啥会增大或者降低啊？就是电流对电容充放电。
从完 ...

非交叠的产生，就是对输入信号做了处理，相较于正常的输入信号，nmos晚点打开，PMOS早点关闭，这就造成了存在非交叠输入信号的自身延时比不存在非交叠输入信号的自身延时大，所以造成了整体信号延时偏大，这部分延时是由控制driver的信号产生的，并不是最后一级driver产生的。