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查看: 2384|回复: 3

[求助] ASIC SYN大牛看过来:数模接口信号怎么添加input/output delay约束?

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发表于 2018-9-1 22:05:48 | 显示全部楼层 |阅读模式

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芯片顶层.jpg


如上图所示:
待综合的芯片顶层包含数字子模块和模拟子模块,
怎么对数字子模块和模拟子模块的连线添加input delay和output delay?
因为对芯片顶层模块来说
这些连线都是cell pin to cell pin的
不能设置input/output delay.

我的想法:
把数字子模块设置为current_design,
然后设置数字子模块的input/output delay。
芯片顶层模块设置为current_design,
添加其它约束...
是否可行??
发表于 2018-9-3 15:36:54 | 显示全部楼层
在模拟子模块的db中定义时序就可以了。想一想你的sram控制器和sram的关系,sram在综合时用db替代,这里的模拟子模块也类似。
发表于 2018-9-4 15:03:17 | 显示全部楼层
将模拟模块看成一个IP,例如MEM啥的
然后该怎么做就怎么做!
 楼主| 发表于 2018-9-7 08:37:27 | 显示全部楼层
OK,谢谢楼上两位!!!!
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