数字电路时序分析求帮助，考基本功的时候到了！！！

kuailelinghun · 发表于 2018-8-24 10:28:30

您需要登录才可以下载或查看，没有账号？注册

x

orlye · 发表于 2018-8-24 14:04:25

感觉就是hold违例了呀，哪儿还有margin……
flop2/D的到达时间是0.2(clock laterncy)+0.25(flop1 tck->q)+0.15(and gate)=0.6ns
flop2/CK的到达时间是0.6ns(clock laterncy)。

kuailelinghun · 发表于 2018-8-24 20:08:36

回复 2# orlye

所以答案应该是-0.1ns么？我也和你想的是一样的。

orlye · 发表于 2018-8-28 14:18:14

回复 3# kuailelinghun

是的。感觉题目有问题。违例就不能叫margin了。

fhy420462303 · 发表于 2018-9-1 09:55:35

hold time的margin 其实就是hold time的slack。

[求助] 数字电路时序分析求帮助，考基本功的时候到了！！！