modelsim上升沿下降沿仿真不正确 ？

american007

如图所示 同一个时钟的 上升沿和下降沿 输出到同一个寄存器q_out,已经满足条件进入了，为何q_out 无法获得d_in1 ,d_1in2的数据？

fhy420462303

回复 1# american007


    一般不会在两个always里面给一个寄存器赋值，这种写法是错误的！

Marlbe_Yang

首先，always里，因为是non-blocking，display显示的值是改变之前的值，也就是posedge/negedge时刻的值。所以posedge的值显示的是正确的。但是nededge时pout应该为1，这里却还是0。我很好奇waveform长什么样。
我在edaplayground上做了实验，用vcs和cadence得到一样的结果,甚至icarus也一样
module：
// Code your design here
module test(
  input clk,
  input d1, // always 1
  input d2, // always 0
  output reg p);
  
  always @(posedge clk) begin
        p <= d1;
    $display("posedge: p=%0d, d1=%0d", p, d1);
  end
  
  always @(negedge clk)begin
    p <= d2;
    $display("negedge: p=%0d, d2=%0d", p, d2);
  end
endmodule

结果：
negedge: p=x, d2=0
posedge: p=0, d1=1
negedge: p=1, d2=0
posedge: p=0, d1=1
negedge: p=1, d2=0
posedge: p=0, d1=1
negedge: p=1, d2=0
posedge: p=0, d1=1
negedge: p=1, d2=0

fhy420462303

回复 3# Marlbe_Yang

可能display的posedge和negedge之间还有好几次 posedge 和negedge呢

这个其实需要将waveform贴处理才行！
但是这个写法 确实不对，除非testbench里面！

XAUT-海洋

回复 1# american007


   没看太懂

american007

看到这个帖子，还没搞清楚
话说，这个是 xilinx给的仿真例子，难道是xilinx写错了 ？

american007

xilinx给的例子，为何会在两个个always里面给同一个寄存器赋值，
是xilinx错了吗 ？欢迎大家 来围观 啊