[已解决]Spectreverilog混合仿真遇到错误

蔡斗

今天在用Spectreverilog做混合仿真，import verilog后产生了functional view，但是我打开functional view报错：
其它的symbol、layout等view都正常。然后我就不打开functional，搭好混合电路后配置好了config，到了ADE中导入testbench那一步时： 并没有打开vi界面，同意出现了上述错误。我用的是Cadence IC616，运行了virtuoso，上述都是在virtuoso上操作的。



是没有verilog editor的原因。我在工作目录下的.cdsinit文件中添加 editor=“gvim”后解决了该问题。