verilog可以这样用parameter 吗？

american007 · 发表于 2018-7-28 14:40:21

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parameter a1 = 8'hf;

然后调用模块，将参数a1送人模块

test_mod test_mod_inst(
.input_data_a(a1),
.input_ctl(ctl1)
);

vivado综合 test_mod_inst得到了input_data_a的值为8'hf,
而modelsim仿真input_data_a得不到数据？
这样用是否符合语法？

tangchaodefeng · 发表于 2018-7-28 22:26:15

这种用法没有问题，我有这样用过。同时，语法也是允许的。
你在检查一下自己的代码吧！

glace12123 · 发表于 2018-7-29 22:03:51

完全没有问题

american007 · 发表于 2018-7-31 22:44:10

别人的代码，综合跑了，没问题；
这个代码在其他模块里包含着，我在最顶层加了testbench，没有跟这里有直接的数据联系，
modelsim跑仿真参数就进不到模块里去
奇怪

14425324 · 发表于 2018-8-6 17:43:53

global parametr没问题，检查一下modelsim吧，看看compile有没有问题

fhy420462303 · 发表于 2018-8-15 16:51:50

回复 1# american007

可以这样子使用，可能您在那个地方有动到吧

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