post simulation 中的问题

494693243

在仿真中遇到timing violation，完全看不懂什么意思，
谁能用语言描述一下下面的 timing violation 什么意思
$setuphold( posedge CK &&& RB : 48576 ps, negedge D :48463 ps, limits: ( 203 ps, 2 ps ) ) ;

liuchaogogo

在verilog协议标准协议上有介绍，就是不满足建立时间保持时间。