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如下面的代码:
module shiftreg_PA (A, E, clk, rst);
output
A;
input
E;
input
clk;
input
rst;
reg
A;
reg
B;
reg
C;
reg
D;
always @(posedge clk ,posedge rst)
begin
if (rst == 1'b1)
begin
A <= 0;
B <= 0;
C <= 0;
D <= 0;
end
else
begin
A <= B;
B <= C;
C <= D;
D <= E;
end
end
endmodule
综合出来是什么电路呢?
阻塞赋值综合出来的电路和非阻塞赋值综合出来的电路一样吗?
谢谢了! |
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