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[讨论] systemverilog中的static function/task

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发表于 2018-7-26 09:39:39 | 显示全部楼层 |阅读模式

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学systemverilog时遇到了一个有趣的问题,给大家分享一下。1、static function int sub(int a, int b);该函数内是不允许对非静态变量进行操作的。
2、function static int sub(int a, int b);该函数能对静态变量和动态变量进行操作,但包括参数在内,其function内部声明的所有变量均默认为静态变量,也可通过automatic将其转换为动态变量。
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