锁相环分频器链路后仿真的输出信号突然发生错误

龙爱小说 · 发表于 2018-7-2 22:47:40

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各位大侠，小弟设计了一个锁相环的分频器链路，采用的是4分频的相位切换+2/3分频器链路+DSM的结构，采用aps仿真，在tt和ff工艺角下后仿真都是正常的，但是在ss工艺角下，后仿真刚开始一段时间输出波形是正确的，但是一段时间后，四分频的输出波形就变成0电平不动了，导致分频器链路的最终输出波形也就不对了（如图）。看了输出的log文件，也没有任何异常提示，自己怎么也找不出原因，请各位大侠指点一下吧，谢谢各位了！

ypchy1234 · 发表于 2018-7-3 18:50:37

分频器有问题吧

ypchy1234 · 发表于 2018-7-3 18:51:22

SS容易输入幅度不够，导致分频器出问题。

jiayiw · 发表于 2024-3-21 10:27:42

前辈，请问这个问题您解决了吗？我也遇到了这个问题，只不过是在前仿过程中遇到的

上官轩晖 · 发表于 2024-3-21 15:19:52

jiayiw 发表于 2024-3-21 10:27
前辈，请问这个问题您解决了吗？我也遇到了这个问题，只不过是在前仿过程中遇到的 ...

注意分频器DFF的的初始状态，初始状态不对可能导致分频错误

jiayiw · 发表于 2024-5-24 15:13:14

上官轩晖发表于 2024-3-21 15:19
注意分频器DFF的的初始状态，初始状态不对可能导致分频错误

是的，在前辈您提醒我之前，我就发现了分频器初始状态的问题，每一级分频单元的初始状态是相同的，但是很奇怪，做PVT仿真的时候，在不同PVT条件下，整体电路的初始状态不同，我一直都没想清楚原因，前辈您能给点思路么。（抱歉，今天才看见您的消息

jiayiw · 发表于 2024-5-24 15:33:46

jiayiw 发表于 2024-5-24 15:13
是的，在前辈您提醒我之前，我就发现了分频器初始状态的问题，每一级分频单元的初始状态是相同的，但是很 ...

前辈，我再详细说一下我的情况吧。我采用的是2/3分频器级联的电路结构，对整体电路做PVT仿真，在某些PVT条件下，出现过以下情况：开始一段时间能正常分频，然后输出信号为直线，但过一段时间又能正常分频。我之前觉得，出现这种状况是因为输入频率过高（达到了20G+），导致电路不能正常工作。我注意过分频器的初始状态，但没考虑过，分频错误可能和初始状态有关。我对每一级分频单元都做了PVT仿真，在tt, 25℃，0.9v的条件下，每一级的初始状态是相同的，但在部分PVT条件下，某些分频单元的初始状态不同（其中一级2/3分频单元的PVT仿真波形如下图）。请问：同一个电路结构，为什么在不同PVT下的初始状态会不同，是和延时有关么？
图片1.png

上官轩晖 · 发表于 2024-5-29 10:56:21

jiayiw 发表于 2024-5-24 15:33
前辈，我再详细说一下我的情况吧。我采用的是2/3分频器级联的电路结构，对整体电路做PVT仿真，在某些PVT ...

跟仿真器有关吧，给分频器一个RST信号避免一下这种不定态

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