锁相环分频器链路后仿真的输出信号突然发生错误

龙爱小说 · 发表于 2018-7-2 22:47:40

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各位大侠，小弟设计了一个锁相环的分频器链路，采用的是4分频的相位切换+2/3分频器链路+DSM的结构，采用aps仿真，在tt和ff工艺角下后仿真都是正常的，但是在ss工艺角下，后仿真刚开始一段时间输出波形是正确的，但是一段时间后，四分频的输出波形就变成0电平不动了，导致分频器链路的最终输出波形也就不对了（如图）。看了输出的log文件，也没有任何异常提示，自己怎么也找不出原因，请各位大侠指点一下吧，谢谢各位了！

ypchy1234 · 发表于 2018-7-3 18:50:37

分频器有问题吧

ypchy1234 · 发表于 2018-7-3 18:51:22

SS容易输入幅度不够，导致分频器出问题。

jiayiw · 发表于 2024-3-21 10:27:42

前辈，请问这个问题您解决了吗？我也遇到了这个问题，只不过是在前仿过程中遇到的

上官轩晖 · 发表于 2024-3-21 15:19:52

jiayiw 发表于 2024-3-21 10:27
前辈，请问这个问题您解决了吗？我也遇到了这个问题，只不过是在前仿过程中遇到的 ...

注意分频器DFF的的初始状态，初始状态不对可能导致分频错误

[求助] 锁相环分频器链路后仿真的输出信号突然发生错误

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