锁相环分频器链路后仿真的输出信号突然发生错误

龙爱小说 · 发表于 2018-7-2 22:17:02

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各位大侠，小弟设计了一个锁相环的分频器链路，采用的是4分频的相位切换+2/3分频器链路+DSM的结构，采用aps仿真，在tt和ff工艺角下后仿真都是正常的，但是在ss工艺角下，后仿真刚开始一段时间输出波形是正确的，但是一段时间后，四分频的输出波形就变成0电平不动了，导致分频器链路的最终输出波形也就不对了（如图）。看了输出的log文件，也没有任何异常提示，自己怎么也找不出原因，请各位大侠指点一下吧，谢谢各位了！

ypchy1234 · 发表于 2018-7-3 09:58:46

分频器挂了吧

wandola · 发表于 2018-7-3 10:08:39

你上面那个信号幅度越来越小，明显是有问题的。

univerw · 发表于 2018-7-3 13:06:54

VCO不振了吧。。。。。

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