有谁用过GCA，分享下经验

pigolo

做了个小实验，

module test (
   
    input clk       ,
    input resetn    ,

    input a         ,
    input b         ,

    output reg c
);
   


always @(posedge clk or negedge resetn)
    if(!resetn)
        c <= 1'b0;
    else
        c <= a & b;

endmodule



Loading verilog file '/digital/jhgao/test_pt/src/test.v'
Error: Expected ',' or ')' but found 'c'
        at line 3 in '/digital/jhgao/test_pt/src/test.v'. (SVR-4)
Information: Verilog read failed. (SVR-2)
0

居然连文件都读不进去  这么简单的代码  问题定位中

zhh124

gca 是check SDC的，你这是RTL， 完全两码事。