STA中的timing loops应该怎么理解呢

Marvin.Liang · 发表于 2018-6-22 20:03:23

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最近在做逻辑综合和STA的工作，就发在前端这个版了。在STA的报告中，经常会有timing loops的一些warning，这些timing loops是什没意思呢？
我的理解就是两个寄存器之间的path出现了一个环路，从某一点出发经过一些组合逻辑后又回到了这一点，但是正常来说从一个寄存器到另一个寄存器之间的时序检查，中间不应该存在这样的路径，设计的时候也不应该允许这样的path存在，那这个timing loops指的到底是什么意思呢，或者有讲这个的书籍，推荐一下。

rosshardware · 发表于 2018-6-25 11:17:58

就是组合逻辑环，这样的环路工具没有办法进行Timing的分析，所以就无法约束其应该选择的Cell以及路径

besarkecil · 发表于 2018-7-1 08:48:17

回复 1# Marvin.Liang

thanks

Marvin.Liang · 发表于 2018-7-3 11:56:12

回复 2# rosshardware
我看了一些资料，有的说这样的路径很危险，需要解决，工具在进行时序分析时只是将这些路径打断，并不是修改了网表，我在项目中就没有管过这些timing loop，所以这些路径应该怎么处理呢

rosshardware · 发表于 2018-7-4 09:41:43

在前端设计中修改

Marvin.Liang · 发表于 2018-7-4 14:24:53

回复 5# rosshardware

谢谢！

enjoy545352 · 发表于 2023-5-31 17:46:37

如果前端设计是有这个需求的，请问怎么处理呢？

Holtek12 · 发表于 2023-6-4 21:50:25

分析工具會自動幫你打斷這個 loop，否則它分析做不下去。

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